MOSFET管开关电流波形问题及MOSFET基本特性 工作原理详解
MOSFET管概述
1、MOSFET的结构
MOSFET的内部结构和电气符号如图1所示；其导通时只有一种极性的载流子（多子）参与导电，是单极型晶体管。导电机理与小功率mos管相同，但 结构上有较大区别，小功率MOSFET管是横向导电器件，功率MOSFET大都采用垂直导电结构，又称为VMOSFET（Vertical MOSFET），大大提高了MOSFET器件的耐压和耐电流能力。
按垂直导电结构的差异，又分为利用V型槽实现垂直导电的VVMOSFET和具有垂直导电双扩散MOS结构的VDMOSFET（Vertical Double-diffused MOSFET），本文主要以VDMOS器件为例进行讨论。
功率MOSFET为多元集成结构，如国际整流器公司（International Rectifier）的HEXFET采用了六边形单元；西门子公司（Siemens）的SIPMOSFET采用了正方形单元；摩托罗拉公司 （Motorola）的TMOS采用了矩形单元按“品”字形排列。
2、MOSFET的工作原理
截止：漏源极间加正电源，栅源极间电压为零。P基区与N漂移区之间形成的PN结J1反偏，漏源极之间无电流流过。
导电：在栅源极间加正电压UGS，栅极是绝缘的，所以不会有栅极电流流过。但栅极的正电压会将其下面P区中的空穴推开，而将P区中的少子—电子吸引到栅极下面的P区表面
当UGS大于UT（开启电压或阈值电压）时，栅极下P区表面的电子浓度将超过空穴浓度，使P型半导体反型成N型而成为反型层，该反型层形成N沟道而使PN结J1消失，漏极和源极导电。
MOS管开关电路的定义
MOS管开关电路是利用MOS管栅极（g）控制MOS管源极（s）和漏极（d）通断的原理构造的电路。因MOS管分为N沟道与P沟道，所以开关电路也主要分为两种。
1、 P沟道MOS管开关电路
路编辑PMOS的特性，Vgs小于一定的值就会导通，适合用于源极接VCC时的情况（高端驱动）。需要注意的是，Vgs指的是栅极G与源极S的电压，即栅极低于电源一定电压就导通，而非相对于地的电压。但是因为PMOS导通内阻比较大，所以只适用低功率的情况。大功率仍然使用N沟道MOS管。
2、 N沟道mos管开关电路
NMOS的特性，Vgs大于一定的值就会导通，适合用于源极接地时的情况（低端驱动），只要栅极电压大于参数手册中给定的Vgs就可以了，漏极D接电源，源极S接地。需要注意的是Vgs指的是栅极G与源极S的压差，所以当NMOS作为高端驱动时候，当漏极D与源极S导通时，漏极D与源极S电势相等，那么栅极G必须高于源极S与漏极D电压，漏极D与源极S才能继续导通。
MOSFET管开关电流波形问题分析
MOSFET管开关电流波形问题解析如下：
这里就用MOSFET代替BJT了，所以ids = ic，Vds=Vce，Coss也就是Cds代表输出电容。简单来说就是当MOS管一开始导通时输出电容Coss还保持Vds电压，随着Ids电流越来越大，Vds电压终于保持不住，开始下降。直到管子完全开启。比较详细的开启过程是由Miller Plateau造成的，这里借用了网上一些解释Miller Plateau的图，如果有不清楚的就请见谅了。
阶段1，Vgs 《 Vth，管子是关断的，所以Ids = 0，Vds=high，ig充电Cgs。
阶段2，Vgs 》 Vth，管子开启，Ids从0增加到iL被外部电流源电感钳住，Coss（Cds）上电压不能突变，保持Vds。
阶段3，进入Miller plateau，Vgs 》 Vth，管子仍然保持开启，Coss开始discharge，Vds电压开始下降，于此同时Cgd开始被ig充电。Vg保持不变。
阶段4，Vd下降到接近0点，ig继续给ig充电Cgs和Cgd充电。
阶段5，Vg到达gate driver预定的电压，管子开启过程完成。
关断过程和开启过程类似，也会有Miller plateau效应。
我们可以看到，如果如果MOS管开启时VDS上有原始电压，那么MOS开启过程中就会有Ids和Vds的重叠，那么会带来Switching Loss。由于Coss上的能量在极短时间内被释放，电容上能量会损失掉（换算为Loss为0.5*Coss*Vds^2*fs），而且只要是非零电压开启（Non Zero Voltage Switching），会给PCB和MOS的寄生电感与电容形成的谐振腔（resonant tank）引入比较大的dv/dt或者di/dt激励，引起比较大的ringing，甚至超过管子的额定电压，烧毁管子。
那么我们可以避免这种情况的发生吗？答案是可以的，也就是很多人提到的Zero Voltage Switching，虽然会付出一定的代价。我们先看如何能实现软开关开启Zero Voltage Switching Turn on。
实现ZVS turn on很简单，只需要在我们开启管子前，Vds上的电压为零就好，这样Ids和Vds就没有重叠了，turn on switching loss为零，没有high di/dt， dv/dt问题，没有ringing，完美！那么如何实现ZVS turn on呢？个人觉得分两种情况讨论：1为PWM converter，2为resonant converter（谐振变换器）。
一、对于PWM converter，就拿最简单的两个管子的half bridge（其实也就是buck converter）做例子。
对于half bridge 实现ZVS turn on，我们希望当上管Q1开启时电流是流进switching node （vsw）的，也就是图中电感电流为负值，当下管Q2开启时我们希望电流是流出switching node （vsw）的，也就是电感电流为正值。为什么这样就可以实现ZVS turn on了呢？我们就看上管Q1开启过程。
如果电感电流iL为负，这时候我们先关闭Q2，这时候Q1还未开启，在这个deadTIme中iL会charge Q2的Coss，使Vsw抬高到Vin，当然不能超过Vin，因为Q1的body diode会导通，钳位住Vsw到Vin，这时候Q1的Vds就是Vin-Vsw=0，这时候我们开启Q1就实现ZVS了。同理对于Q2开启时，如果电感电流为正，那么当我们首先关闭Q1管时，Vsw就会被电感电流拉低到0，因为iL》0， Q2的Coss会discharged到0，然后我们再开启Q2，就可以达到ZVS了。
这里我有一张其他Topology的PWM converter的波形图，也和buck工作原理类似，大概可以看看基本原理，也就是电感电流为负时，Q1可以实现ZVS，让Vsw的ringing比较小。而当电感电流为正时，实现不了ZVS，Vsw的ringing就比较大了。
二， 对于resonant converter，其实道理类似，我们也希望在我们开启管子前，Vds上的电压为零。那么对于resonant converter的half bridge，我们希望看到的impedance为inducTIve，也就是感性的，这样switching node流出的电流I就会滞后于电压V，现在ZVS turn on。
这是因为如果电流I是滞后与电压V的，这样在Q1开启之前电流I为负值就会charge Q2的Coss，同时discharge Q1的Coss，让V到Vin，这样Q1就实现ZVS turn on了。Q2开启之前，电流I为正，也会discharge Q2的Coss，和charge Q1的Coss，让V到0，这样Q2就实现ZVS了。
总结起来，要实现ZVS turn on，对于PWM，需要电感电流为负，而且需要足够的deadTIme；对于resonant converter，需要impedance为inducTIve，而且也需要deadtime。那么有人可能要问，对于PWM converter到底电感电流为多负？deadtime至少为多少可以保证ZVS？对于resonant converter， impedance 到底为多少？deadtime为多少可以保证ZVS？
要回答这个定量问题，其实是不那么简单的。对于PWM converter，参考quasi-square-wave
ZVS buck converters，我们是可以画出state plane，然后根据state plane图的几何关系定量分析出来的，但是非常繁琐，常常是七八个三角函数等式求解。所以我个人愚见，在设计上，就让开关频率小点，电感值小点，让电感电流ripple足够大，能达到负值就差不多了。对于resonant
converter，倒是可以简单地通过积分方法，算出i与t的积分，让这个it积分大于Coss上的charge就行。比如已知impedance，算出V与I的phase shift，然后换算成时间td，然后在td上对电感电流进行积分，只要这个积分大于等于Coss*Vin就行了。
说了soft switching， ZVS这么多好处，我们谈谈soft switching的弊端。对于PWM converter我们可以看到为了实现ZVS，我们减小了电感值，让电感电流ripple变大，最终达到负值，实现了ZVS，但是付出的代价就是inductor current的RMS值变大，各个元器件的导通损耗（conduction loss）变大，所以我们是牺牲了conduction loss换取switching loss和小ringing。
而且如果输出电流越大，我们需要实现ZVS的难度更大，需要进一步增大ripple，造成RMS电流进一步增大，很有可能得不偿失，造成converter整体效率下降。对于resonant converter，在频率很高的情况下，有时候需要让impedance非常inductive，也就是I滞后于V非常厉害才能有足够的charge q来实现ZVS，这其实也是变相降低了有功功率的传输，因为V和I的phase lag比较大，造成了converter的circulating current比较大，RMS电流值增大，也是增大了conduction loss。
所以在设计或者考虑ZVS等soft switching时需要对系统有个整体loss的把握，在conduction loss和switching loss之间做好trade-off，这样才能设计出效率最高，最棒的converter。
MOSFET的基本特性
漏极电流ID和栅源间电压UGS的关系称为MOSFET的转移特性，ID较大时，ID与UGS的关系近似线性，曲线的斜率定义为跨导Gfs MOSFET的漏极伏安特性（输出特性）：截止区（对应于GTR的截止区）；饱和区（对应于GTR的放大区）；非饱和区（对应于GTR的饱和区）。
电力 MOSFET工作在开关状态，即在截止区和非饱和区之间来回转换。电力MOSFET漏源极之间有寄生二极管，漏源极间加反向电压时器件导通。电力 MOSFET的通态电阻具有正温度系数，对器件并联时的均流有利。
开通过程；开通延迟时间td(on) —up前沿时刻到uGS=UT并开始出现iD的时刻间的时间段；
上升时间tr— uGS从uT上升到MOSFET进入非饱和区的栅压UGSP的时间段；iD稳态值由漏极电源电压UE和漏极负载电阻决定。UGSP的大小和iD的稳态值有关，UGS达到UGSP后，在up作用下继续升高直至达到稳态，但iD已不变。开通时间ton—开通延迟时间与上升时间之和。
关断延迟时间td(off) —up下降到零起，Cin通过Rs和RG放电，uGS按指数曲线下降到UGSP时，iD开始减小为零的时间段。下降时间tf— uGS从UGSP继续下降起，iD减小，到uGS关断时间toff—关断延迟时间和下降时间之和。
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