静态功耗详解，降低静态功耗的方法-KIA MOS管

功耗

功耗 = 静态功耗 + 动态功耗

       = 静态功耗 + 转换功耗 + 短路功耗

功耗源

功耗的本质是能量耗散。由能量守恒定律可知，能量只能从一种形式转成另一种形式，能量的总量不变。芯片耗散的电能主要转化成热能。如果一颗芯片的功耗过大，容易导致工作时温度过高，造成功能失效，甚至晶体管失效。因此，减小芯片功耗是很重要的一个任务。静态功耗以及动态功耗是两个主要的功耗源。

静态功耗

P_static=V*I_leak，和电压、漏电流有关，而漏电流和工艺有关；

电压角度V：

（1）降低工作电压；

（2）多电压域；

（3）动态电压缩放DVS技术（处理器在不同工作模式下使用不同电压）；

（4）电源关断技术，power-gating；

电流角度I_leak（漏电流）：

（1）使用HVT高阈值晶体管，漏电流小；

（2）多阈值；

静态功耗

静态功耗主要来源于：

（1）流过截止晶体管的亚阈值泄漏电流（subthresholdleakage）

（2）流过栅介质的泄漏电流（gateleakage）

（3）源漏扩散区的p-n节泄漏电流（junctionleakage）

（4）在有比电路中的竞争电流

2.1亚阈值泄漏电流

亚阈值泄漏电流是晶体管应当截止时流过的电流。在90nm节点之前，泄漏功耗主要在休眠模式下才考虑，这是因为它与动态功耗相比可以忽略不计。但是在低阈值电压和薄栅氧的纳米工艺中，泄漏电流占到总工作功耗的1/3。

亚阈值泄漏电流与多种因素有关。提高源极电压或应用一个负的体电压可以减小泄漏。泄漏电流还与温度有关，限制芯片温度对于控制泄漏至关重要。另外，通过两个或更多个串联晶体管的泄漏电流会应堆叠效应（stackeffect）而大大减小。例如两输入与非门，两个NMOS堆叠在一起。

2.2栅泄漏电流

栅极泄漏电流发生在一个电压加到栅上时（例如当门导通时）载流子遂穿通过薄栅介质的情况下。泄漏电流与介质厚度有极强的关系。工艺中通过选择合适厚度的介质将栅泄漏电流限制到一个可接受的水平上。泄漏电流还取决于栅极电压。通过使晶体管堆叠起来并使截止晶体管靠近电源/地线可以使栅泄漏电流减小。

2.3结泄漏电流

结泄漏电流发生在源或漏扩散区处在与衬底不同电位的情况下。结泄漏电流与其他泄漏电流相比时通常都很小。

2.4竞争电流

静态CMOS电路没有任何竞争电流，但其他某些电路甚至在静态时本身就会吸取电流。电流模式逻辑和许多模拟电路也会吸取静态电流。这样的电路应该在休眠模式时通过禁止上拉或电流源工作来关断他们。

2.5降低静态功耗办法

（1）电源门控减小静态电流最容易的方法就是关断休眠模块的电源。这一技术称为电源门控。

（2）多种阈值电压和栅氧厚度有选择的应用多种阈值电压可以使具有低Vt晶体管保持性能而又使具有高Vt晶体管的其他路径减少泄漏。大多数纳米工艺的逻辑管采用薄栅氧，IO晶体管采用厚的多的栅氧以使它们能够承受较大的电压。

（3）可变阈值电压通过体效应可以调制阈值电压。在休眠模式下应用一个反向体偏置减小泄漏。在工作模式下利用一个正向体偏置来提高性能。

（4）输入向量控制由前面可知，堆叠效应和输入排序会引起亚阈值泄漏和栅泄漏的变化。因此，一个逻辑模块的泄漏与门的输入有关。输入向量控制是当模块置于休眠模式时，应用一组输入图案使模块的泄漏最小。这些输入向量可以通过寄存器上的置位/复位输入端或通过扫描链加入。

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