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MOS管开关.最全面mos管开关文章,初学读者必读!

信息来源:本站 日期:2017-09-19 

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MOS开关

开关在集成电路设计中有很多作用。在模拟电路中,开关被用来实现诸如电阻的开关仿真[1]等有用的功能。开关同样也用于多路选择、调制和其他许多应用。在数字电路中,开关被用做传输门,并加入了在标准逻辑电路没有的尺寸的灵活性。本节的目的是研究与CMOS集成电路兼容的开关特性。

我们从电压控制开关的特性开始。图4.1-1所示为该器件模型。电压vc控制开关的状态——开或关。电压控制开关是一个三端网络,其中A、B端组成开关,c端是控制电压vc作用端。开关最重要的特性是它的导通电阻roN和关断电阻rOFF。理想情况下,rON为零而roFF为无穷大,实际上并非如此。此外,这些值与端口条件有关,绝不会是常数。通常,开关会有一些电压偏移,图4.1-1中用Vos模拟。Vos表示当开关为导通状态、电流等于零时,端点A和B之间存在的小幅值电压。IOFF表示开关为断开状态的漏电流。电流IAIB表示开关端点与地之间的漏电流(或其他电源电压)。图4.1-1中偏移源和漏电流的极性是不确定的,图中的方向是任意标注的。在模拟采样数据电路应用中,寄生电容是一个需认真考虑的问题。电容CA和CB是开关端A、B与地之间的寄生电容。电容CAB开关端A、B之间的寄生电容。电容CAC和CBC存在于电压控制端C和开关端A、B之间的寄生电容。电容CAC和CBC的影响称为电荷馈通——由此控制电压的一部分会出现在开关A、B端。

MOS技术的一个优点是可提供一个性能良好的开关。图4.1-2显示了一个MOS晶体管被用做开关的情况。它的性能可以由图4.1-1显示的MOS晶体管大信号模型构成的开关确定。可以看到,MOS晶体管的漏极或源极做端点A或o取决于端点电压(即,对n沟道管,如果A端电位高于B,那么A端是漏极,B端是源极)。导通电阻由rD、rs的组合与始终存在的沟道电阻串联组成。通常rD和rs的影响很小,所以主要考虑沟道电阻。沟道电阻的表达式可这样求得:在开关导通状态,开关两端的电压很小,且VGS很大。因此,MOS器件可以假设工作在非饱和区。式(3.1-1)重写如下以表示这个状态:

式中,VDS比VGS - VT小,但是比零大(VDS为负时,VGS变为 VGD)。小信号沟道电阻由下式给出:


式(4.1-2)中的Q是晶体管的静态工作点。图4.1-3说明了n沟道管漏极电流随漏、源电压变化的曲线,其巾管子的宽长比WIL=5/1,VGS等间隔增加。此图说明了MOS管下作的一些重要原理。注意,图中的曲线并不是关于Vl=0对称的。这是因为晶体管端(漏、源)开关起着Vl过零的转换作用。例如,当VI为正时,B点是漏极,A点为源极,且VBS同定为-2.5V,VGS由给定的VG固定。当V1为负时,B点为源极,A点为漏极,且VI和VBS连续减少,而VGS增加,从而导致电流增加。

图4.1-4显示了当VDS=0.1V、W/L=1、2、5和10时rON随VGS变化的图。从图中可以看出W/L越大,roN越低。当VGS减到VT(VT=0.7V)时,rON为无穷大,因为开关断开。

当VGS小于或等于VT时,开关断开,理想情况下rOFF为无穷大。当然,它不可能为无穷大。但因为它非常大,截止状态的性能由漏极-体和源极-体的漏电流决定,就像亚阈值电压区从漏到隙的漏电流一样。从源和漏到体的漏电流主要是pn结漏电流,在图4.1-1中用IA和IB模拟。典型情况下,漏电流在室温下为1fA/μm2的数量级,且温度每升高8℃而增长一倍(见例2.5-1)。

图4.1-1中模拟的失调电压在MOS开关中不存在,因此,在MOS开关性能中不必考虑。图4.1-1中的电容CA、CB、CAC和CBC直接对应于MOS管的电容CBS、CBD、CGS和CCD(见图3.2-1)。MOS管的CAB很小,通常可以忽略。

开关的一个重要方面是开关端和控制端问电压的变化范围。对n沟道MOS管,我们看到栅极电压应该比源和漏极电压大得多,以确保MOS管导通。作为p沟道管,栅极电压应该比源和漏极电压小得多。典型情况下,n沟道开关的体接最负值(p沟道开关的体接最高电位)。这个要求可以用n沟道开关来说明。假设栅极的导通电压是正电源电压VDD,体接地,保持n沟道开关导通,直到开关端信号(源、漏端电压近似相等)接近VDD-VT。当信号达到VDD-VT时,开关开始转向关断。n沟道开关的典型电压如图4.1-5所示,其中开关被连接在两个网络中间。

如图4.1-6所示,考虑利用开关为电容充电。n沟道管被用做升关,且Vφ是作用在栅极上的控制电压(时钟)。在电路的电荷转移过程中,开关的导通电阻起重要作用。例如,当Vφ升高(Vφ>Vin+ VT),M1将C连接到电压源vin此时的等效电路如图4.1-7所示,可以看做C以时间常数rON C充电到Vin。为了有效地工作,必须满足rON C< mos管

考虑这样一种情况,Vφ为高电平的时间T=0.1μS,C=0.2pF,那么导通电阻rON必须小于100kΩ才能满足电荷转移时间等于5倍时间常数。对于5V的时钟摆幅和2.5V的Vin以及图4.1-4中示出的W=L的MOS管,rON≈6.4kΩ。此值在所要求的时间内进行电荷转移来说已足够小。我们希望开关尽可能小(即具有最小的WxL),从而可以减小来自栅极的电荷馈通。

图4.1-6中的开关在关断状态除了其漏电流之外,对电路的影响很小。图4.1-8显示了一个采样保持电路,电路中漏电流可能引起严重问题。如果CH不够大,那么在保持模式中MOS开关是断开的,漏电流会使CH充上或放掉相当量的电荷。

在单片集成电路开关中,最严重的限制之一是时钟馈通效应。时钟馈通(也称做电荷注入和电荷馈通)是由于栅到源和漏的耦合电容引起的。这个耦合会导致栅极信号(一般是时钟)传送到源极昶I漏极节点,这是一个虽不希望但却不可避免的影响。电荷注入涉及一个复杂的过程,引起的影响取决于诸如晶体管的版图、尺寸、源极和漏极节点的阻抗和栅极的波形等一系列因素。试图对所有这些影响进行精确的分析是不可能的——我们用计算机去做!然而,对这些重要影响的定性了解仍是有用的。

考虑适合于研究电荷注入分析的简单电路如图4.1-9(a)所示。图4.1-9(b)给出了管子的模型,用电阻Rchannel和Cchannel表示沟道电阻和栅-沟道耦合电容。Cchannel和Rchannel值取决于器件(的端口情况。沟道中的分布电阻用Rchannel表示。除沟道电容外还有交叠电容CGSO和CGDO。为了近似计算总沟道电容,可如图4.1-9(c)所示将耦合电容分成两个相等的部分并入栅—源端和栅-漏端。这样的处理是有益的。

图4.1-9电路中,电荷随着管子栅极电压φ1高到低的跳变而产牛的注入是令人感兴趣的。此外,考虑栅电压过渡的两种情况(快跃变时间和慢跃变时间)很方便。首先考虑慢跃变情况(慢和快的意思很快将会介绍)。当栅极电压降低时,有电荷注入沟道。但是最初管子保持导通状态,所以无论怎样,注入的电荷只在输入电压源VS中流动,不会出现在负载电容CL上。随着栅极电压降低到某一点,管子截止(当栅极电压达到VS+VT时)。当管子截止时,注入电荷除了流进CL之外没有其他路径可走。

对于快跃变的情况,与沟道电阻和沟道电容有关的时间常数限制着流向电压源的电荷量,因此当晶体管处于导通状态时,一些注入的沟道电荷就提供给CL以影响其匕的总电荷。

为了对快慢情况有更进一步的了解,将栅极电压模拟为分段恒定波形(一个量化波形)并考虑每个跳变过程中电荷的流动,如图4.1-10所示。图中,所示的CL电压的变化范围表示管子导通时的工作情况。在两种情况中,量化的电压步长是相同的,但是步长间的时间是不同的。CL两端电压是呈指数变化的,其时间常数由沟道电阻和沟道电容决定,并不随快、慢情况而改变。

分析表达式可以得出对管子在快慢情况下工作的近似描述[2]。考虑栅极电压从VH到VL的变化(即5.0V到0.0V),其在时域中可以描述为:

这里的U是VG(t)的斜率。工作在慢跃变时由以下关系所确定:

这里VHT定义为:

由电荷注入引起的误差(所希望的电压Vs和实际电压VcL之间的差)由下式描述:

在快开关情况下由下列关系确定:

误差电压给出为:

下面的例子说明由式(4.1-3)到式(4.1-8)所给出的电荷馈通模拟的应用。

例4.1-1  电荷馈通误差的计算

计算图4.1-9所示电路中电荷馈通的影响。其中Vs=1.0V,CL=200fF,W/L=0.8μm/0.8μm,VG有两种情况见下图的说明。模型参数见表3.1-2和表3.2-1。忽略AL和△W的影响。

解:

情况1:第一步要确定表达式中U的值:

在0.2ns之后,从5V跳变到OV,U=25x109V/s。

为了确定工作状态,必须首先验证下面的关系:

观察到在晶体管开关上有反向偏置影响VT,VHT为:

因此给出:

所以为快速状态。

由快速状态应用式(4.1-8)得:

情况2:第一步要确定表达式中U的值:

在10 ns之后从5V降到OV时,U=5xl08,于是按照下面的测试表明是慢速状态:

这个例子说明了电荷馈通模型的应用。读者应该得到警示,不要期望从式(4.1-3)到式(4.1-8)得到实际电路中关于电荷馈通量的精确答案。这个模型只是有助于了解各种电路元件和端口条件的影响,以便在最小化设计中出现不希望有的现象。

采用图4.1-11所示的技术有可能部分抵消馈通效应。在这里虚拟MOS管MD(这里源和漏被接到信号线,栅极接反相时钟端、)被用来提供与Ml反相的时钟馈人。MD的面积可以被设计成提供最小的时钟馈通。但遗憾的是,这个办法不可能完全消除馈通,并且在某些情况下还会更糟。另外还必须提供一个反相时钟作用到虚拟开关上。可以通过采用最大可能的电容、相对较小几何尺寸的开关和保持尽可能小的时钟摆幅来减少时钟馈通。通常,这些解决方案会在其他方面产生问题,这就需要进行一些折中。

单沟道MOS升关导致的动态范网限制可以采用图4.1-12所示的CMOS开关加以避免。使用CMOS技术,开关通常由如图所示的、并联的p沟道和n沟道增强型管构成。在这种结构中,当φ值为低时,两只管子均截止,实现一个有效的开路。当φ值为高时,两只管子均导通,给出一个低阻抗状态。p沟道管和n沟道管的体分别连接至最高和最低电位。CMOS开关优于单沟道MOS开关的主要方面是在导通状态下模拟信号的动态范围明显增加。

在图4.1-13中模拟信号动态范围的增加是显然的,图中画出了CMOS开关导通电阻作为输入电压函数的变化关系。此图中,p沟道管和n沟道管的尺寸这样来设置,以至于在相同端口条件下有等效的电阻。双峰性能是由于当Vin为低电平时,n沟道管起主导作用,而Vin为高电平(接近VDD)时p沟道管起主导作用。在中间(VDD/2附近),两个管子的并联导致出现最低值。中间的凹点是由于迁移率降低的影响,在用LEVEL 1模型分析时并不明显。

在本节中,我们已经看到MOS管可以构成积分电路中最好的开关之一。它们只需要很小的面积,非常低的功耗,并且在多数应用中能够提供合理的rON和roFF值。把适宜的开关实现放进设计者的基本设计模块中将产生一些有趣和有用的电路及系统,这些将在以后几章介绍。


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